Beitrag zur Modellierung, Berechnung und Validierung eines Zuverlässigkeitsmodells für HDL-Code in sicherheitskritischen Systemen

Bei der Entwicklung von Application Specific Integrated Circuit (ASIC) und der Verwendung von Field Programmable Gate Array (FPGA) werden Hardwarebeschreibungssprachen (HDL) für die Funktionsbeschreibung verwendet. Anhand des HDL-Codes wird ein digitaler Schaltungsentwurf erzeugt, der bei der Produktion zu einem digitalen Schaltkreis im ASIC führt. Falls die Funktion des ASICs durch Versagen des digitalen Schaltkreises zu schweren Folgen für die Umwelt
und Menschenleben führen kann, muss der digitale Schaltungsentwurf ein bedeutendes Maß an Sicherheit und Zuverlässigkeit aufweisen. Für den Einsatz in sicherheitsgerichteten Elektroniksystemen werden daher diese höheren Anforderungen an der Sicherheit und Zuverlässigkeit anhand der internationalen Norm IEC
61508 bei der Entwicklung des HDL-Codes berücksichtigt. Diese Norm definiert die Zuverlässigkeit des digitalen Schaltungsentwurfs als eine qualitative Aussage.
Eine quantitative Zuverlässigkeitsangabe des HDL-Codes wird in der Norm nicht unterstützt. Daher müssen in diesem Bereich neue wissenschaftliche Ansätze erbracht
werden, um eine quantitative Aussage bezüglich der Zuverlässigkeit des digitalen Schaltungsentwurfs zu erbringen. Anhand der vorhandenen Softwarezuverlässigkeitsmodelle
(SZM), die sich in der klassischen Programmiersprache (CPL) etabliert haben, werden Ansätze für Hardwarebeschreibungssprachen definiert. Dabei werden FPGAs für die Testumgebung verwendet, um eine Ansammlung der Ausfallzeiten für die Berechnungen der SZM zu erhalten. Der neue wissenschaftliche Ansatz der Anpassung der SZM an die Hardwarebeschreibungssprache muss zu einer quantitativen Aussage der Zuverlässigkeit des digitalen Schaltungsentwurfs führen. Ein Vergleich zwischen den existierenden SZM der klassischen Programmiersprache und dem hergeleiteten Ansatz für die Hardwarebeschreibungssprache wird für die Validierung der Anpassung verwendet. Durch den Ansatz kann ein weiterer quantitativer Nachweis der Zuverlässigkeit des HDL-Codes für die Zertifizierungsbehörden erbracht werden, um den Einsatz in
sicherheitsgerichteten Elektroniksystemen gewährleisten zu können.