Schlüsselwort: Network-on-Chip

Die stetig steigenden Anforderungen moderner Anwendungen für mobile Nachrichtensysteme verschieben in naher Zukunft die Entwicklung heutiger Mehrkernprozessoren mit bis zu hundert Prozessorkernen in den Bereich von Vielkernprozessoren, die mehrere tausend Kerne auf einem einzigen Chip integrieren. Mit zunehmender Anzahl und Heterogenität der Prozessorkerne wird jedoch der applikationsspezifische Entwurf des Verbindungsnetzwerks, Network-on-Chip genannt, nur noch sehr schwer durch den Entwickler zu bewältigen sein. Dies macht eine automatisierte Entwurfsraumexploration erforderlich, der eine geeignete Modellierung zugrunde liegen muss. Im Vergleich zu numerischen Simulationen stellen analytische Modelle eine flexible und leistungsstarke Lösung dar, um ein umfassendes Verständnis vom Verhalten eines Network-on-Chip gewinnen zu können. Die Arbeit stellt mehrere bedientheoretische Modelle als Forschungsergebnisse zur Untersuchung von Datenverkehr in einem Network-on-Chip vor. Im Gegensatz zu existierenden bedientheoretischen Ansätzen werden dabei die speziellen Eigenschaften eines Network-on-Chip, unter anderem Arbitrierung, Blockierung und Verkehrsrückstau, berücksichtigt. Ein bedeutender Forschungsbeitrag liegt in der hohen Genauigkeit und Leistungsfähigkeit des entwickelten Modells und einem maximalen Fehler von deutlich unter zehn Prozent, was nahe an die Qualität numerischer Simulationen heranreicht. Eine hohe Flexibilität und leichte Parametrisierbarkeit des Modells stellen eine wichtige Forschungsleistung dar, um den hohen Anforderungen der Entwurfsraumexploration von Vielkernprozessoren genügen zu können. Die Arbeit und deren wissenschaftlicher Beitrag werden im Folgenden in die drei Forschungsteile Basismodell, Modellerweiterungen und Explorationsergebnisse untergliedert. Zu Beginn des ersten Teils wird die hierarchische Modellstruktur vorgestellt. Die hohe Flexibilität des in dieser Arbeit entwickelten analytischen Netzwerkmodells ist notwendige Voraussetzung für den Network-on-Chip-Entwurf von Vielkernprozessoren. Das Basismodell erlaubt eine sehr effiziente Berechnung. Dieses Modell erzielt dennoch eine sehr hohe Genauigkeit bei der Latenzschätzung mit einem mittleren Schätzfehler von ca. drei Prozent. Der zweite Forschungsteil widmet sich den Erweiterungen des zuvor beschriebenen Basismodells. Diese Ergänzungen erlauben die Abwägung von Rechenaufwand und Analysegenauigkeit, um unterschiedlichen Einsatzgebieten und Systemanforderungen zu genügen. Die Erweiterungen umfassen ein empirisches Bedienzeitmodell für das weit verbreitete Round-Robin Arbitrierungsverfahren und ein erweitertes Netzwerkmodell, das Rückstau und Blockierung im Netzwerk berücksichtigt. Der dritte Forschungsteil widmet sich der Anwendung der zuvor entwickelten Forschungsbeiträge zur Analyse von Network-on-Chips in Vielkernprozessoren. Die Analyseergebnisse sollen dem Designer zukünftiger Vielkernprozessoren als Orientierungs- und Entscheidungshilfe dienen. Die Untersuchungen belegen, dass auch in zukünftigen Prozessorsystemen mit 4096 Kernen, was etwa dem hundertfachen eines heutigen Systems entspricht, die Leistungsfähigkeit auf dem Niveau bestehender Network-on-Chips gehalten werden kann.